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    • 专利摘要:
    一半導體記憶裝置包括：字元線，其堆疊在一具有複數個記憶體區塊區的基板上方；選擇線，其係安排在該字元線上方；垂直通道層，其形成為穿透該選擇線及該字元線，並延伸至該基板；及一電荷陷阱層，其係配置在該字元線及該垂直通道層之間，其中該堆疊字元線係藉由各自包括二或多個記憶體區塊區的記憶體區塊群來加以分開。
    公开号:TW201308328A
    申请号:TW101120861
    申请日:2012-06-08
    公开日:2013-02-16
    发明作者:Tae-Heui Kwon；You-Sung Kim
    申请人:Sk Hynix Inc；
    IPC主号:G11C16-00
    专利说明:
    半導體記憶裝置相關案件之參照
    主張對2011年6月9日提出申請之韓國專利申請案編號第10-2011-0055532號之優先權，該揭示內容之全文係併入於此以供參照。
    此揭示內容之一實施例係關於一半導體記憶裝置，更具體地，係關於一包括堆疊字元線之半導體記憶裝置。
    在半導體記憶裝置中，隨著記憶體胞元的尺寸逐漸縮減好增加整合度，製造程序變得越加困難。為了致力於這類特徵，已發展出藉由堆疊記憶體胞元而形成具有管形位元成本可擴充(Pipe-shaped Bit Cost Scalable，在下文稱為P-BiCS)結構之一三維(3-D)半導體記憶裝置。在下文詳細地敘述具有P-BiCS結構之3-D半導體記憶裝置。
    第1圖為一電路圖，其繪示一包含在具有P-BiCS結構之習知半導體記憶裝置中的記憶體陣列。
    參照第1圖，每一記憶體區塊BLOCKa及BLOCKb包括複數個記憶體串ST。在P-BiCS結構中，每一記憶體串ST包括：一第一記憶體串，其垂直地耦合在一共用源極線CSL與一基板的管電晶體之間；及一第二記憶體串，其垂直地耦合在一位元線BL與基板的管電晶體之間。第一記憶體串包括一源極選擇電晶體SST及記憶體胞元C0至C7。源極選擇電晶體SST受控於供應給源極選擇線SSLa1的電壓，且記憶體胞元C0至C7受控於供應給堆疊字元線WLa0至WLa7的電壓。第二記憶體串包括一汲極選擇電晶體DST及記憶體胞元C8至C15。汲極選擇電晶體DST受控於供應給汲極選擇線DSLa1的電壓，且記憶體胞元C8至C15受控於供應給堆疊字元線WLa8至WLa15的電壓。
    在P-BiCS結構的記憶體串中，耦合在放置於第一與第二記憶體串中間之記憶體胞元對C7和C8間的管電晶體PT作用於電耦合第一記憶體串的通道層與第二記憶體串的通道層，當選擇記憶體區塊BLOCKa時，該等係包含在記憶體區塊BLOCKa之中。
    與此同時，在一具有二維(2-D)結構的記憶體區塊中，一記憶體串係耦合至每一位元線，且記憶體區塊的汲極選擇電晶體在此同時受控於單一汲極選擇線。在3-D結構的記憶體區塊BLOCKa中，複數個記憶體串ST係耦合至每一共用的位元線BL。在相同的記憶體區塊BLOCKa中，耦合至一共用位元線BL並受控於相同字元線之記憶體串ST的數目可根據不同的設計需求而改變。第1圖顯示一4串結構，其中四個記憶體串ST係耦合至一共用位元線BL。由於複數個記憶體串ST並聯地耦合至位元線BL，因此汲極選擇電晶體DST便獨立地受控於供應給汲極選擇線DSLa1至DSLa4之個別的選擇電壓，以選擇性地耦合位元線BL與記憶體串ST。
    在記憶體區塊BLOCKa中，各自垂直耦合之第一記憶體串的記憶體胞元C0至C7及第二記憶體串的記憶體胞元C8至C15係分別受控於供應給堆疊字元線WLa0至WLa7及堆疊字元線WLa8至WLa15的操作電壓。字元線WLa0至WLa15係針對每一記憶體區塊進行分類。也就是說，記憶體區塊BLOCKa的記憶體胞元係藉由供應給字元線WLa0至WLa15的電壓來進行操作，且記憶體區塊BLOCKb的記憶體胞元係藉由供應給字元線WLb0至WLb15的電壓來進行操作。換言之，當選擇記憶體區塊BLOCKa時，操作電壓係供應給字元線WLa0至WLa15，且因此對記憶體區塊BLOCKa的記憶體胞元進行操作。當選擇記憶體區塊BLOCKb時，操作電壓係供應給字元線WLb0至WLb15，且因此對記憶體區塊BLOCKb的記憶體胞元進行操作。
    為了供應操作電壓給具有上述結構的記憶體串ST，針對每一記憶體區塊使用至少21條線，其包括耦合至字元線WLa0至WLa15的16條線、耦合至汲極選擇線DSLa1至DSLa4的4條線及耦合以控制管電晶體PT的1條線。
    與此同時，為了進一步增加整合度，欲在相同區域內配置較大量的記憶體胞元。在P-BiCS結構中，較大量的記憶體胞元為垂直耦合。在此情況下，堆疊字元線的數目增加，且因此用於將操作電壓傳遞至記憶體區塊的線數目增加。不過，若線的數目增加，則線的配置會變得難以進行，因為用於供應操作電壓給線之周邊電路(例如，電壓產生器及列解碼器)的尺寸隨之增加，且要改變內部結構設計來適應這一類周邊電路的尺寸變化。也就是說，為了增加整合度，內部結構的設計會有顯著的改變。
    根據本揭示內容，雖然為了增加整合度而增加堆疊字元線的數目，但可維持或減少用於每一記憶體區塊的線數目。
    根據本揭示內容之一實施態樣之一半導體記憶裝置包括：字元線，其堆疊在一基板上方，在其中定義複數個記憶體區塊區；選擇線，其係安排在該字元線之最高字元線的上方；垂直通道層，其形成為穿透該選擇線及該字元線，並向上延伸至該基板；及一電荷陷阱層，其係配置在該字元線及該垂直通道層之間，其中該堆疊字元線係藉由各自包括二或多個記憶體區塊區的記憶體區塊群來加以分開。
    根據本揭示內容之另一實施態樣之一半導體記憶裝置包括：複數個記憶體區塊，其各自建構為包括字元線，垂直耦合並堆疊在一基板及多條線之間；及記憶體串，其各自包括記憶體胞元及受控於選擇線的選擇電晶體；及一操作電路，其係建構為供應用於該記憶體胞元之一資料輸入/輸出操作之操作電壓給該堆疊字元線、該選擇線及該線，其中該記憶體區塊係分類為複數個記憶體區塊群，且在同一記憶體區塊群內之包含在不同記憶體區塊中之該記憶體串的該堆疊字元線互連，而該選擇線彼此分離。
    在下文中，本揭示內容的一些示範實施例將參照伴隨圖式詳細敘述。圖式係提供作為允許那些在此項技術中具有普通技能者了解本揭示內容之實施例的範圍。
    第2圖為一電路圖，其繪示根據此揭示內容之一示範實施例之具有P-BiCS結構之一記憶體區塊。
    參照第2圖，每一記憶體區塊BLOCKa及BLOCKb包括複數個記憶體串ST。每一記憶體串ST包括：一汲極選擇電晶體DST，其具有一耦合至一位元線BL(為說明目的僅顯示一條位元線)的汲極；一源極選擇電晶體SST，其具有一耦合至一共用源極線CSL1的源極；及複數個記憶體胞元C1至C16，其串聯地耦合在該選擇電晶體(也就是說，汲極選擇電晶體DST及源極選擇電晶體SST)之間。此處，雖然記憶體胞元的數目可根據設計需求改變，但在下文敘述之一示範實施例中的記憶體數目為16。
    在具有P-BiCS結構的記憶體串中，一管電晶體PT係耦合在放置於記憶體串中間之記憶體胞元對C8和C9之間。因此，包含在記憶體串中的源極選擇電晶體SST和記憶體胞元C1至C16的其中一些(例如，C1至C8)係串聯地耦合在共用源極線CSL1與一基板(也就是說，管電晶體PT)之間，從而形成一第一記憶體串。剩餘的記憶體胞元C9至C16和汲極選擇電晶體DST係串聯地耦合在位元線BL與基板(也就是說，管電晶體PT)之間，從而形成一第二記憶體串。
    針對每一記憶體區塊，在基板中形成管電晶體PT。第二記憶體串的汲極選擇電晶體DST與記憶體胞元C9至C16係沿垂直基板的方向串聯地安排在位元線BL與管電晶體PT之間。第一記憶體串的源極選擇電晶體SST與記憶體胞元C1至C8係沿垂直基板的方向串聯地安排在共用源極線CSL1與管電晶體PT之間。根據一範例，第一記憶體串之記憶體胞元C1至C8的數目與第二記憶體串之記憶體胞元C9至C16的數目相同。當記憶體胞元C1至C16為垂直安排時，第一記憶體串及第二記憶體串的通道方向係與基板垂直。此外，在將記憶體串ST的記憶體胞元C1至C16劃分為第一及第二記憶體串時，垂直於基板的兩垂直通道層係包含在記憶體串ST之中。
    當選擇記憶體區塊BLOCKa時，管電晶體PT作用於電耦合第一記憶體串之通道層與第二記憶體串之通道層，該等係包含在所選擇的記憶體區塊BLOCKa之中。也就是說，每一管電晶體PT作用於電耦合包含在第一記憶體串中之記憶體胞元C1至C8的通道區與包含在第二記憶體串中之記憶體胞元C9至C16的通道區。
    與此同時，在一具有2-D結構的記憶體區塊中，一記憶體串係耦合至每一位元線，且記憶體區塊的汲極選擇電晶體在此同時受控於單一汲極選擇線。在具有P-BiCS結構的記憶體區塊BLOCKa中，複數個記憶體串ST係耦合至共用的位元線BL。在相同的記憶體區塊BLOCKa中，耦合至位元線BL之記憶體串ST的數目可根據設計需求改變。
    更具體地，耦合至具有已知的P-BiCS結構之記憶體區塊BLOCKa及BLOCKb的字元線WL0至WL15係彼此分開。不過，在本揭示內容中，記憶體區塊(例如，BLOCKa及BLOCKb)係分類為數個記憶體區塊群，且耦合至包含在相同記憶體區塊群中之記憶體區塊(例如，BLOCKa及BLOCKb)的字元線WL0至WL15互連。第2圖顯示一範例，其中兩個記憶體區塊BLOCKa及BLOCKb係包含在相同的記憶體區塊群中，且記憶體區塊BLOCKa及BLOCKb的堆疊字元線WL0至WL15互連。也就是說，包含在記憶體區塊BLOCKa及BLOCKb中之記憶體串ST的記憶體胞元C1至C16受控於相同的字元線WL0至WL15。因此，對每一位元線BL而言，受控於相同字元線WL0至WL15之記憶體串ST的數目為8，且因此一記憶體區塊群具有經修改的8串結構。
    當包含在相同記憶體區塊群之記憶體區塊BLOCKa及BLOCKb中的複數個記憶體串ST並聯地耦合至位元線BL時，汲極選擇電晶體DST係獨立地受控於供應給汲極選擇線DSL1至DSL8的個別選擇電壓，以選擇性地耦合位元線BL與複數個記憶體串ST。
    當包含在記憶體區塊群中之記憶體區塊BLOCKa及BLOCKb的字元線WL0至WL15互連時，包含在記憶體區塊BLOCKa及BLOCKb中之記憶體胞元C1至C16係受控於供應給堆疊字元線WL0至WL15的操作電壓。此處，記憶體胞元C1至C16的操作狀態依據記憶體串ST及位元線BL藉由汲極選擇電晶體DST耦合的狀態以及供應給位元線BL的電壓變化而有所不同。
    當耦合至包含在相同記憶體區塊群中之記憶體區塊BLOCKa及BLOCKb的字元線WL0至WL15如上述般互連時，可減少耦合至字元線WL0至WL15的線數目。舉例來說，若耦合至兩記憶體區塊BLOCKa及BLOCKb的字元線彼此分開，便使用欲耦合至記憶體區塊BLOCKa之個別字元線的16條線以及欲耦合至記憶體區塊BLOCKb之個別字元線的16條線。不過，若兩記憶體區塊BLOCKa及BLOCKb的字元線互連，則可使用欲耦合至記憶體區塊BLOCKa及BLOCKb之個別字元線WL0至WL15的16條線。也就是說，由於對兩記憶體區塊而言，欲耦合至字元線WL0至WL15的線數目為16，因此可將欲耦合至兩記憶體區塊的線數目減少至一半。因此，欲耦合至所有字元線的線數目可減少一半。
    與記憶體區塊BLOCKa中耦合至位元線BL之記憶體串ST的數目增加至8的情況相比，可減少記憶體區塊BLOCKa自身的資料儲存容量，且相同區域中之記憶體區塊的數目減少一半。不過，若包含在記憶體區塊群中之記憶體區塊BLOCKa及BLOCKb的字元線WL0至WL15互連，則記憶體區塊BLOCKa自身的資料儲存容量及相同區域中之記憶體區塊的數目可維持原封不動。
    對另一範例而言，若為了增加整合度而將32個記憶體胞元包含在一個記憶體串ST中，則16個記憶體胞元係垂直耦合在位元線BL與基板之間或在共用源極線CSL1與基板之間，並為了控制32個記憶體胞元而使用32條字元線。當字元線的數目為32時，欲耦合至個別字元線的線數目亦為32。不過，若包含在記憶體區塊群中之記憶體區塊的數目為4，則對四個記憶體區塊而言，欲耦合至字元線WL0至WL15的線數目為32。因此，針對每一記憶體區塊，欲耦合至字元線的平均線數目減少為8。因此，雖然為了增加整合度而增加在相同區域中垂直耦合之記憶體胞元的數目從而增加字元線的數目，但欲耦合至所有字元線的線數目可維持原封不動或可藉由增加在一記憶體區塊群中共享字元線之記憶體區塊的數目來減少。在此結構中，對每一位元線BL而言，受控於相同字元線之記憶體串的數目為16，且因此記憶體區塊群具有經修改的16串結構。
    在下文更詳細地敘述第2圖所示之記憶體區塊之一的結構。
    第3A至3D圖為3-D圖，其繪示根據此揭示內容之一示範實施例之具有P-BiCS結構的記憶體區塊，且第4A及4B圖為剖面圖，其顯示第3D圖所示之記憶體區塊沿位元線方向切去的狀態。
    參照第3A及4A圖，若在基板SUB中定義複數個記憶體區塊區，且在每一記憶體區塊區中形成兩個記憶體區塊BLOCKa及BLOCKb，則管電晶體的管閘極PG1及PG2便形成在基板SUB的每一記憶體區塊區中。一絕緣層(未顯示)可形成在管閘極PG1與PG2及基板SUB之間。
    字元線WL0至WL15係堆疊在管閘極PG1及PG2形成於其中的基板SUB上方。一用於使一上部字元線及一下部字元線彼此分離的絕緣層(未顯示)係形成在堆疊的字元線之間。由於一對字元線(例如，WL0和WL15)係形成在相同層上，字元線WL0至WL15堆疊於上方之層的數目為8。也就是說，第八至第一字元線WL7至WL0為循序堆疊，且第九至第十六字元線WL8至WL15為循序堆疊，以便其在個別層上分別面對第八至第一字元線WL7至WL0。
    一對字元線(例如，WL15及WL0)在每一層中係彼此對稱。更具體地，字元線WL15沿著字元線橫穿位元線BL之方向的方向延伸，並具有一端耦合至另一端的梳形。此外，與字元線WL15形成在相同層中的字元線WL0具有對稱於字元線WL15的梳形。字元線對WL15及WL0係相對於置於其間之通道而彼此對稱。
    與此同時，堆疊字元線WL7至WL0的一端與堆疊字元線WL8至WL15的另一端係藉由薄化製程(slimming process)逐步地形成。因此，配置在下部側上之字元線的角落比配置在上部側上之字元線的角落更為突出。
    選擇線係安排在最高字元線WL0及WL15的上方。更具體地，沿著字元線延伸之方向延伸的汲極選擇線DSL1至DSL8與源極選擇線SSL1至SSL8係沿著位元線BL的方向交替地安排在最高字元線WL0及WL15的上方。在此情況下，可交替地安排兩汲極選擇線與兩源極選擇線。
    特別地，字元線WL0至WL15係包含在每一記憶體區塊群中。也就是說，包含在記憶體區塊群中之記憶體區塊BLOCKa及BLOCKb的字元線WL0至WL15互連，且因此記憶體區塊BLOCKa及BLOCKb共享字元線WL0至WL15。此外，包含在不同記憶體區塊群中之記憶體區塊的字元線係彼此分開。
    形成第一及第二垂直通道層VC1及VC2，以穿透選擇線DSL1至DSL8和SSL1至SSL8以及堆疊字元線WL7至WL0和WL8至WL15。形成第一垂直通道層VC1，以穿透源極選擇線SSL1至SSL8及堆疊字元線WL7至WL0，並形成第二垂直通道層VC2，以穿透汲極選擇線DSL1至DSL8及堆疊字元線WL8至WL15。管閘極PG1配有水平通道層VC3，以用於耦合第一及第二垂直通道層VC1及VC2。不管包含在記憶體區塊BLOCKa中之第一及第二垂直通道層VC1及VC2是否耦合，都受控於供應給管閘極PG1的電壓。記憶體串ST的通道層具有藉由第一及第二垂直通道層VC1及VC2與水平通道層VC3所形成的U形。
    與此同時，位元線的數目係藉由沿著位元線BL之方向(也就是說，位元線BL的延伸方向)安排，且形成為穿透一汲極選擇線(例如，DSL1)或一源極選擇線(例如，SSL1)之垂直通道層VC1或VC2的數目來決定。
    一電荷陷阱層CT係配置在字元線WL0至WL15與垂直通道層VC1及VC2之間。一穿隧絕緣層係配置在電荷陷阱層CT及垂直通道層VC1及VC2之間，且一阻隔絕緣層進一步地配置在電荷陷阱層CT及字元線WL0至WL15之間。因此，一記憶體胞元CELL係由字元線、阻隔絕緣層、電荷陷阱層、穿隧絕緣層及垂直通道層組成。
    參照第3B和4B圖，形成共用源極線CSL1至CSL4，以耦合穿透鄰接源極選擇線(例如，SSL1和SSL2)之垂直通道層VC1及VC2的上部。
    參照第3C及4B圖，接觸插塞CP係形成在字元線WL0至WL15的末端與垂直通道層VC1及VC2、管閘極PG1至PG4和共用源極線CSL1至CSL4的上方。接觸插塞CP的頂部表面係處於相同高度。
    參照第3D及4B圖，形成耦合至字元線WL0至WL15之個別接觸插塞CP的線MWL0至MWL15、耦合至汲極選擇線DSL1至DLS8之個別接觸插塞CP的線MDSL1至MDSL8、耦合至共用源極線CSL1至CSL4之個別接觸插塞CP的線MCSL1至MCSL4、耦合至管閘極PG1之接觸插塞CP的線MPG1及耦合至垂直通道層VC2上方之接觸插塞CP的位元線BL。此處，穿透相同汲極選擇線之垂直通道層VC2上方的接觸插塞CP係耦合至不同的位元線BL。此外，每一位元線BL係耦合形成在包含於不同串中之垂直通道層VC2上方的接觸插塞CP。
    一用於使線彼此電性分離的絕緣層(未顯示)係形成在線與線之間。
    在上述結構中，耦合至兩個記憶體區塊BLOCKa及BLOCKb中之字元線WL0至WL15之線MWL0至MWL15的數目為16。也就是說，字元線WL0至WL15的數目為16，但對每一記憶體區塊而言，耦合至字元線的線數目為8。因此，可減少線的數目。
    當記憶體區塊群內的記憶體區塊BLOCKa及BLOCKb如上文所述般地共享字元線WL0至WL15時，用於為至一選擇線(特別是一汲極選擇線)及字元線WL0至WL15之資料輸入與輸出供應操作電壓之一操作電路的內部結構有所改變。此於下文詳細敘述。
    第5A和5B圖為電路圖，其用於繪示根據此揭示內容之示範實施例之半導體記憶裝置的列解碼器。
    在第5A圖的列解碼器中，用於針對記憶體區塊BLOCKa產生一區塊選擇訊號ADD<a>的電路500a係響應定址訊號XAa、XBa、XCa及XDa及一致能訊號EN來進行操作。更特別地，電路500a包括電晶體P101，其耦合至電源端子VCCI，並響應致能訊號EN進行操作；電晶體N109，其耦合至接地端子，並響應致能訊號EN進行操作；電晶體N101、N103、N105及N107，其串聯地耦合在電晶體P101及N109之間，並分別響應定址訊號XAa、XBa、XCa及XDa進行操作；反相器INV101，其建構為反轉電晶體P101及N101之交點的電壓位準；及電晶體P103，其耦合在電源端子VCCI及電晶體P101與N101的交點之間，並響應反相器INV101的輸出訊號進行操作。當選擇記憶體區塊BLOCKa時，電晶體P101及N109響應致能訊號EN導通，且電晶體N101至N107響應定址訊號XAa、XBa、XCa及XDa導通。因此，低位準的區塊選擇訊號ADD<a>輸出至電晶體P101及N101的交點。反相器INV101響應區塊選擇訊號ADD<a>輸出經反轉的區塊選擇訊號/ADD<a>。
    在第5B圖的列解碼器中，用於針對記憶體區塊BLOCKb產生區塊選擇訊號ADD<b>的電路500b可具有與第5A圖之電路500a相同的結構，除了電晶體N111、N113、N115及N117分別響應記憶體區塊BLOCKb的定址訊號XAb、XBb、XCb及XDb進行操作，而非第5A圖的定址訊號XAa、XBa、XCa及XDa。結果，電路500b響應定址訊號XAb、XBb、XCb及XDb輸出用於選擇記憶體區塊BLOCKb的區塊選擇訊號ADD<b>。
    第6A至6C圖為電路圖，其用於繪示根據此揭示內容之示範實施例之半導體記憶裝置的耦合電路。
    參照第6A圖，選擇線耦合電路600a響應區塊選擇訊號ADD<a>耦合記憶體區塊BLOCKa的汲極選擇線DSL<a>與一全域汲極選擇線GDSL。選擇線耦合電路600a包括NAND閘(NAND gate)NAND121，其係響應控制訊號ADD-COM和DSL-PCG-ON進行操作；NAND閘NAND123，其係響應區塊選擇訊號ADD<a>和NAND閘NAND121的輸出訊號進行操作；反相器INV121，其建構為反轉NAND閘NAND123的輸出訊號；電晶體N121，其耦合在NAND閘NAND123的輸出端子與交點NODEa之間，並響應控制訊號BLK_PRECH進行操作；電晶體P121，其耦合至交點NODEa，並響應反相器INV121的輸出訊號CON進行操作；電晶體N123，其耦合在高壓VBLC的輸入端子與電晶體P121之間，並響應交點NODEa的電壓位準進行操作；及電晶體N125，其建構為響應交點NODEa的電壓位準耦合汲極選擇線DSL<a>與全域汲極選擇線GDSL。此處，電晶體N121作用於在供應高壓VBLC之前預充電交點NODEa以及防止由於高壓VBLC而升高之交點NODEa的電壓傳遞至NAND閘NAND123。此外，電晶體N123具有負電位的定限值電壓，以便高壓VBLC可在無電壓降的情況下傳遞至交點NODEa。
    如上文般建構的選擇線耦合電路600a響應控制訊號ADD-COM和DSL-PCG-ON以及區塊選擇訊號ADD<a>耦合一記憶體區塊的汲極選擇線DSL<a>與全域汲極選擇線GDSL。
    如同在選擇線耦合電路600a中一樣，可如下文所示般地應用一用於耦合源極選擇線與全域選擇線的電路。
    參照第6B圖，字元線耦合電路600b響應區塊選擇訊號ADD<a>及ADD<b>耦合全域字元線GWL0至GWL15與屬於相同記憶體區塊群之記憶體區塊BLOCKa及BLOCKb的字元線WL0至WL15。字元線耦合電路600b包括NAND閘NAND133，其響應區塊選擇訊號ADD<a>與ADD<b>進行操作；反相器INV131，其建構為反轉NAND閘NAND133的輸出訊號；電晶體N131，其耦合在NAND閘NAND133的輸出端子與交點NODEb之間，並響應控制訊號BLK_PRECH進行操作；電晶體P131，其耦合至交點NODEb，並響應反相器INV131的輸出訊號CON進行操作；電晶體N133，其耦合在高壓VBLC的輸入端子與電晶體P131之間，並響應交點NODEb的電壓位準進行操作；及電晶體N135<0：15>，其建構為響應交點NODEb的電壓位準耦合個別的字元線WL0至WL15與個別的全域字元線GWL0至GWL15。此處，電晶體N131作用於在供應高壓VBLC之前預充電交點NODEb以及防止由於高壓VBLC而升高之交點NODEb的電壓傳遞至NAND閘NAND133。此外，電晶體N133具有負電位的定限值電壓，以便高壓VBLC可在無電壓降的情況下傳遞至交點NODEb。
    如上文般建構的字元線耦合電路600b響應區塊選擇訊號ADD<a>及ADD<b>耦合包含在記體區塊群中之記憶體區塊的字元線WL0至WL15與全域字元線GWL0至GWL15。特別地，雖然選擇的是包含在記憶體區塊群中之記憶體區塊的其中之一，但由於包含在記憶體區塊群中之記憶體區塊的字元線WL0至WL15互連，包含在記憶體區塊群中之所有記憶體區塊的字元線WL0至WL15均耦合至全域字元線GWL0至GWL15。
    參照第6C圖，選擇線耦合電路600c響應區塊選擇訊號ADD<b>耦合記憶體區塊BLOCKb的汲極選擇線DSL<b>與一全域汲極選擇線GDSL。第6C圖的選擇線耦合電路具有與第6A圖之選擇線耦合電路相同的結構，除了其響應區塊選擇訊號ADD<b>而非選擇線耦合電路600a中所用的區塊選擇訊號ADD<a>耦合記憶體區塊BLOCKb的汲極選擇線DSL<b>與全域汲極選擇線GDSL。
    如同在選擇線耦合電路600b中一樣，可如下文所示般地應用一用於耦合源極選擇線與全域選擇線的電路。
    第7圖為一方塊圖，其用於繪示根據此揭示內容之一示範實施例之半導體記憶裝置之一控制器及一電壓產生器。
    參照第7圖，控制器710響應一外部命令訊號CMD及一外部定址訊號ADD產生一內部命令訊號CMDi、一列定址訊號RADD及一欄定址訊號CADD。此處，列定址訊號RADD包括第5A至5C圖所示的定址訊號XAa至XDa以及XAb至XDb。欄定址訊號CADD可用來選擇位元線。
    電壓產生器720響應控制器710的內部命令訊號CMDi產生用於記憶體胞元至全域線GSSL、GWL0至GWL15及GSSL之資料輸入及輸出的操作電壓。舉例來說，在一程式操作中，電壓產生器720可響應內部命令訊號CMDi將一程式電壓Vpgm輸出至一經選擇的全域字元線，並將一程式通過電壓Vpass輸出至未經選擇的全域字元線。雖然在第7圖中僅顯示一條全域汲極選擇線GDSL與一條全域源極選擇線GSSL，全域選擇線GDSL及GSSL各自的數目可為複數，因為在第2圖中包括複數條選擇線DSL1至DSL8及SSL1至SSL8。
    在下文敘述半導體記憶裝置的操作。
    第8圖顯示波形，其用於繪示根據此揭示內容之一示範實施例之半導體記憶裝置之程式操作。
    參照第2、5A、5B、6A至6C及8圖，若選擇包含在記憶體區塊群中之記憶體區塊的記憶體區塊BLOCKa，則電路500a及500b產生低位準的區塊選擇訊號ADD<a>及高位準的區塊選擇訊號ADD<b>。此外，在一位元線(BL)設定區段中，以高位準致能控制訊號ADD-COM及DSL-PCG-ON。結果，選擇線耦合電路600a及600c耦合一全域選擇線(特別是一全域汲極選擇線)及包含在記憶體區塊群中之記憶體區塊的選擇線(特別是汲極選擇線)。此外，字元線耦合電路600b響應區塊選擇訊號ADD<a>及ADD<b>耦合記體區塊群的字元線WL0至WL15與全域字元線GWL0至GWL15。在BL設定區段期間，位元線之一電壓針對一程式操作受控，且電壓產生器720透過全域汲極選擇線供應約2.3 V的預充電電壓VDC給汲極選擇線DSL<a>及DSL<b>。
    在完成BL設定區段後，以低位準禁能控制訊號DSL-PCG-ON。因此，選擇線耦合電路600a響應高位準的控制訊號ADD-COM與低位準的區塊選擇訊號ADD<a>及控制訊號DSL-PCG-ON，保持經選擇之記憶體區塊BLOCKa的汲極選擇線DSL<a>與全域汲極選擇線GDSL的耦合狀態。不過，選擇線耦合電路600b響應控制訊號ADD-COM與高位準的區塊選擇訊號ADD<b>及低位準的控制訊號DSL-PCG-ON，阻隔包含在記憶體區塊群中之未經選擇之記憶體區塊BLOCKb的汲極選擇線DSL<b>與全域汲極選擇線GDSL之間的連接。
    接下來，如下列的表1所示，針對程式操作供應操作電壓。
    若一記憶體胞元尋求程式化，則供應一程式許可電壓(舉例來說，一接地電壓0 V)給耦合至該記憶體胞元之一位元線。不管是否已選擇一相關記憶體區塊均會供應接地電壓給源極選擇線SSL，並供應正電位的預充電電壓VDC給共用源極線CSL。此外，供應通過電壓Vpass給一經選擇之記憶體區塊(例如，BLOCKa)的管閘極，從而電耦合共用源極線CSL及管電晶體間之一第一記憶體串與位元線BL及管電晶體間之一第二記憶體串。供應接地電壓0 V給一未經選擇之記憶體區塊(例如，BLOCKb)的管閘極。
    在經選擇的記憶體區塊群中，記憶體區塊BLOCKa及BLOCKb共享字元線WL0至WL15。因此，不管是否已選擇記憶體區塊群，均會供應相同的操作電壓給位於經選擇之記憶體區塊群內之所有記憶體區塊BLOCKa及BLOCKb的字元線WL0至WL15。舉例來說，程式電壓Vpgm可供應給經選擇的字元線Sel.WL，且程式通過電壓Vpass可供應給未經選擇的字元線Unsel.WL。此處，由於選擇電壓持續供應給經選擇之記憶體區塊BLOCKa之經選擇的汲極選擇線Sel.DSL，因此一經選擇的記憶體串遂耦合至位元線，從而在經選擇的記憶體串上執行一程式操作。不過，由於在BL設定區段後供應0 V給經選擇之記憶體區塊BLOCKa之未經選擇的汲極選擇線Unsel.DSL與未經選擇之記憶體區塊BLOCKb的汲極選擇線，因此使程式操作不會在未經選擇的記憶體串上執行。
    與此同時，除了經選擇之記憶體區塊BLOCKa外之其他記憶體區塊群的字元線均設置在浮接狀態，並供應接地電壓0 V給其他記憶體區塊群的選擇線及管閘極。由於共用源極線CSL通常可不考慮記憶體區塊群相等地受控，因此可供應一正電位電壓給其他記憶體區塊群的共用源極線CSL。
    根據此揭示內容，雖然一記憶體區塊群內的多個記憶體區塊共享字元線，但可在多個記憶體區塊上選擇性地執行一程式操作。在此狀態下，若應用一控制選擇線的方法，亦可在一選自共享字元線之多個記憶體區塊的記憶體區塊上執行一讀取操作。
    此外，雖然為了增加整合度而增加堆疊之字元線的數目，但可輕易執行線的安排或周邊電路之內部結構設計的改變，並可藉由維持或減少用於每一記憶體區塊的線數目來最小化周邊電路的尺寸增加。
    500a‧‧‧電路
    500b‧‧‧電路
    600a‧‧‧選擇線耦合電路
    600b‧‧‧字元線耦合電路
    600c‧‧‧選擇線耦合電路
    710‧‧‧控制器
    720‧‧‧電壓產生器
    第1圖為一電路圖，其繪示一習知的記憶體區塊；第2圖為一電路圖，其繪示根據此揭示內容之一示範實施例之具有P-BiCS結構之一記憶體區塊；第3A至3D圖為3-D圖，其繪示根據此揭示內容之一示範實施例之具有P-BiCS結構的記憶體區塊；第4A和4B圖為剖面圖，其顯示第3D圖所示之記憶體區塊沿位元線方向切去的狀態；第5A和5B圖為電路圖，其用於繪示根據此揭示內容之示範實施例之半導體記憶裝置的列解碼器；第6A至6C圖為電路圖，其用於繪示根據此揭示內容之示範實施例之半導體記憶裝置的耦合電路；第7圖為一方塊圖，其用於繪示根據此揭示內容之一示範實施例之半導體記憶裝置之一控制器及一電壓產生器；及第8圖顯示波形，其用於繪示根據此揭示內容之一示範實施例之半導體記憶裝置之程式操作。
    BLOCKa、BLOCKb‧‧‧記憶體區塊
    WL0~WL15‧‧‧字元線
    DSL1~DSL8‧‧‧汲極選擇線
    PG1‧‧‧管閘極
    SSL1~SSL8‧‧‧源極選擇線
    VC1‧‧‧第一垂直通道層
    VC2‧‧‧第二垂直通道層
    权利要求:
    Claims (13)
    [1] 一種半導體記憶裝置，其包括：字元線，其堆疊在一具有複數個記憶體區塊區的基板上方；選擇線，其係安排在該字元線上方；垂直通道層，其形成為穿透該選擇線及該字元線，並延伸至該基板；及一電荷陷阱層，其配置在該字元線及該垂直通道層之間，其中該堆疊字元線係藉由各自包括二或多個記憶體區塊區的記憶體區塊群來加以分開。
    [2] 如申請專利範圍第1項所述之半導體記憶裝置，其進一步包括管電晶體，其配置在該基板中，並建構為電耦合該垂直通道層的底部。
    [3] 如申請專利範圍第2項所述之半導體記憶裝置，其中每一該管電晶體耦合一對位於該記憶體區塊區之一個別區中之該垂直通道層的該底部。
    [4] 如申請專利範圍第1項所述之半導體記憶裝置，其中該選擇線包括汲極選擇線與源極選擇線，其係安排在每一該記憶體區塊區中。
    [5] 如申請專利範圍第1項所述之半導體記憶裝置，其進一步包括：共用源極線，其耦合至該垂直通道層之第一垂直通道層的上部；及位元線，其耦合至該垂直通道層之第二垂直通道層的上部。
    [6] 如申請專利範圍第5項所述之半導體記憶裝置，其中該堆疊字元線包括：第一堆疊字元線，其讓每一該第一垂直通道層通過；及第二堆疊字元線，其讓每一該第二垂直通道層通過。
    [7] 如申請專利範圍第1項所述之半導體記憶裝置，其中該堆疊字元線包括：第一堆疊字元線，其中該垂直通道層之一垂直通道層穿透該第一堆疊字元線與該選擇線之一汲極選擇線；及第二堆疊字元線，其中該垂直通道層之另一垂直通道層穿透該第二堆疊字元線與該選擇線之一源極選擇線。
    [8] 一種半導體記憶裝置，其包括：複數個記憶體區塊，其各自包括字元線與記憶體串，其中該記憶體串各自包括記憶體胞元及受控於該選擇線的選擇電晶體，且該字元線垂直耦合並堆疊在一基板及複數條線之間；及一操作電路，其係建構為供應用於該記憶體胞元之一資料輸入/輸出操作之操作電壓給該堆疊字元線、該選擇線及該複數條線，其中該記憶體區塊係劃分為複數個記憶體區塊群，且包含在該相同記憶體區塊群中之不同記憶體區塊之該記憶體串的該堆疊字元線互連，而該選擇線彼此分離。
    [9] 如申請專利範圍第8項所述之半導體記憶裝置，其中每一該記憶體區塊包括：第一記憶體串，其垂直耦合在一基板與一來自該複數條線中的共用源極線之間；第二記憶體串，其垂直耦合在該基板與來自該複數條線中的位元線之間；及管電晶體，其配置在該基板中，並建構為各自耦合包含在該第一及該第二記憶體串中之垂直通道層的底部。
    [10] 如申請專利範圍第8項所述之半導體記憶裝置，其中該操作電路包括：一列解碼器，其建構為響應定址訊號產生一區塊選擇訊號；一電壓產生器，其建構為響應一內部命令訊號產生至全域字元線與全域選擇線的該操作電壓；及一線耦合電路，其建構為響應一定址訊號和一耦合控制訊號控制該全域字元線與包含在每一該記憶體區塊群中之該記憶體區塊之該字元線間的耦合以及該選擇線與該全域選擇線間的耦合。
    [11] 如申請專利範圍第10項所述之半導體記憶裝置，其中在一程式操作中，該電壓產生器係建構為：供應一選擇電壓給耦合至選自一經選擇之記憶體區塊之該選擇線之汲極選擇線的全域汲極選擇線；及供應該選擇電壓給耦合至一位元線設定區段中之未經選擇的汲極選擇線之未經選擇的全域汲極選擇線。
    [12] 如申請專利範圍第11項所述之半導體記憶裝置，其中在一程式操作中，該電壓產生器係建構為：供應一程式電壓給一耦合至選自該記憶體區塊群之該字元線之一字元線的全域字元線；供應一程式通過電壓給耦合至該字元線之未經選擇者之未經選擇的全域字元線；及供應該選擇電壓給耦合至選自該選擇線之源極選擇線的該全域選擇線。
    [13] 如申請專利範圍第10項所述之半導體記憶裝置，其中該線耦合電路包括：一字元線耦合電路，其建構為響應該區塊選擇訊號耦合該全域字元線與包括一經選擇之記憶體區塊之該記憶體區塊群的該字元線；及一選擇線耦合電路，其建構為響應該區塊選擇訊號及一耦合控制訊號控制該全域選擇線與包括該經選擇之記憶體區塊之該記憶體區塊群的該選擇線間的耦合。
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